List of Figures

1. การเติบโตเชิงปริมาณของคอมพิวเตอร์ในแต่ละประเภท
2. กราฟแสดงจำนวนของคอมพิวเตอร์ในสถาปัตยกรรมหลักที่มีขายอยู่ในท้องตลาด
3. ลำดับชั้นของซอฟต์แวร์
4. ลำดับขั้นของการแปลงในภาษาต่างๆ
5. โครงสร้างการทำงานคอมพิวเตอร์มาตรฐาน
6. คอมพิวเตอร์แบบตั้งโต็ะ
7. การทำงานของหน้าจอแสดงผล
8. ภายในเครื่องคอมพิวเตอร์แบบตั้งโต๊ะ
9. ภาพขยายของโปรเซสเซอร์ ชิป Pentium IV
10. ภายในของฮาร์ดดิสก์ ที่ประกอบด้วยแผ่นจานแม่เหล็ก และหัวอ่าน
11. แนวโน้มการขยายขนาดของหน่วยความจำ
12. กระบวนการทำชิปโปรเซสเซอร์
13. เวเฟอร์ขนาด 8 นิ้ว ที่บรรจุโปรเซสเซอร์
14. แผงระบายความร้อนที่ออกแบบมาขนาดใหญ่ที่จะกระจายความร้อนออกจากตัวโปรเซสเซอร์
15. แนวโน้มประสิทธิภาพของคอมพิวเตอร์
16. คอมพิวเตอร์ ENIAC
17. คอมพิวเตอร์ UNIVAC I (Universal Automatic Computer)
18. เครื่อง System/360 สี่รุ่น
19. เครื่องคอมพิวเตอร์ Cray-1
20. เครื่องคอมพิวเตอร์แอปเปิ้ล II
21. คอมพิวเตอร์ Xerox Alto
22. แอดเดรสในหน่วยความจำ และ ข้อมูลที่บรรจุในหน่วยความจำ
23. การแบ่ง Word สำหรับแอดเดรสในหน่วยความจำ และ ข้อมูลที่บรรจุในหน่วยความจำ
24. แอดเดรสในหน่วยความจำ และ ข้อมูลที่บรรจุในหน่วยความจำ
25. ตัวประมวลผลตรรกะระหว่างภาษา C และ JAVA กับชุดคำสั่งของ MIPS
26. การทำงานของ Conditional Branch if-then-else กล่องทางซ้ายแสดงการทำงานในส่วนของ then ส่วนกล่องทางขวาแสดงการทำงานในส่วนของ else.
27. ค่าในสแตก ก่อน ระหว่าง และหลังการเรียกฟังก์ชั่น a) ก่อน b) ระหว่าง c) หลัง การเรียกฟังก์ชั่น
28. ค่าในสแตก ก่อน ระหว่าง และหลังการเรียกฟังก์ชั่น a) ก่อน b) ระหว่าง c) หลัง การเรียกฟังก์ชั่นเมื่อมีการใช้ frame pointer
29. การจัดสรรบริเวณใช้งานของหน่วยความจำในคอมพิวเตอร์ MIPS
30. วิธีการอ้างอิงข้อมูลจากคำสั่ง MIPS: ตัวดำเนินการในคำสั่งจะมีการแลเงา, ตัวดำเนินการในโหมด 3 อยู่ในหน่วยความจำ ในขณะที่ตัวดำเนินการในโหมด 2 อยู่ในรีจีสเตอร์ สำหรับในโหมด 1 ตัวดำเนินการเป็นส่วนหนึ่งของคำสั่งที่มีขนาด 16 บิต ในโหมด 4 และ 5 มีตัวดำเนินการในหน่วยความจำ โดยที่โหมด 4 ทำการเลื่อนฟิลด์ 16 บิตไปทางซ้าย 2 บิต และทำการบวกกับค่า PC ในส่วนของโหมด 5 ทำการต่อ 26 บิตกับ 4 บิตบนของ PC หลังจากการเลื่อนฟิลด์ 26 บิตไปทางซ้าย 2 บิต
31. ขั้นตอนของการแปลภาษา C: เริ่มจากแปลจากภาษาระดับสูงลงไปเป็นภาษาแอสแซมบลี และจากภาษาแอสแซมบลีเป็น object module ในภาษาเครื่อง ตัว linker จะเป็นตัวเชื่อมโมดูล และ ไลบราลี่ต่างๆ เข้าด้วยกัน เพื่อจัดการเรื่องตัวแปร และการอ้างอิงถึงค่าต่างๆ ตัว loader จะเป็นตัวหาส่วนของหน่วยความจำที่เหมาะสม เพื่อทำการประมวลผลต่อไป
32. ขั้นตอนการบวก เริ่มจากการบวกบิตทางขวาสุด $0+1$ ได้ผลลัพธ์ $1$, และมีตัวทดเท่ากับ $0$ ต่อมาทำการบวกบิตที่สอง $0+1+1 = 0$, และมีตัวทดเท่ากับ $1$, ในหลักที่สามจะเป็นการบวก $1+1+1$ ได้ผลลัพธ์ $1$, และมีตัวทดเท่ากับ $1$, ในหลักสุดท้าย $1+0+0$ ได้ผลลัพธ์ $1$, และมีตัวทดเท่ากับ $0$
33. กรณีของ Overflow สำหรับการบวกหรือลบ
34. หนึ่งบิต ALU ที่รองรับการทำงานของ add, sub, and, or และ not
35. Carry Ripple Adder
36. ฮาร์ดแวร์ของการคูณแบบลำดับแบบแรก
37. วิธีการคูณโดยใช้ฮาร์ดแวร์ในรูป 3.5
38. ฮาร์ดแวร์ของการคูณแบบลำดับที่ทำการปรับปรุง
39. ฮาร์ดแวร์การคูณที่มีความเร็วสูง
40. ฮาร์ดแวร์สำหรับการหารชนิดแรก
41. ระเบียบวิธีการหารสำหรับฮาร์ดแวร์ในรูป 3.9 ถ้าค่า Remainder มีค่าเป็นบวก ค่าตัวหารน้อยกว่าตัวตั้งหาร จึงใส่ค่าหนึ่งที่ผลลัพธ์ ถ้าค่าเศษมีค่าเป็นลบ หมายถึงค่าตัวหารมีค่าน้อยกว่าตัวตั้งหาร ในขั้นตอน 2b จึงใส่ค่าศูนย์ลงในผลลัพธ์ ในขั้นตอนการหารทั้งหมดมี 33 ขั้นตอน
42. ตัวอย่างการหารตามระเบียบวิธี ในรูป 3.10
43. ฮาร์ดแวร์สำหรับการหารที่ได้รับการปรับปรุง
44. การแสดงค่าเลข Floating Point ในย่านต่างๆ ของ IEEE 754
45. แสดงระเบียบวิธีการบวกเลขไบนารี Floating-Point
46. ฮาร์ดแวร์สำหรับบวกเลข Floating-Point
47. ขั้นตอนการคูณ Floating Point
48. จำนวนผู้โดยสาร, พิสัยการเดินทาง, และความเร็วของเครื่องบินโดยสารพาณิชย์แบบต่างๆ
49. เวลาตอบสนองนิยาม 1
50. เวลาตอบสนองนิยาม 2
51. อัตราผลสำเร็จที่สามารถทำได้ของระบบ
52. อัตราผลสำเร็จที่สามารถทำได้ของระบบ
53. ประสิทธิภาพของโปรเซสเซอร์ Pentium 4 ที่ Clock Speed
54. ประสิทธิภาพของโปรเซสเซอร์ SPECINT2000 และ SPECFP2000 ในสภาวะต่างๆ
55. ภาพรวมของการออกแบบสร้างโปรเซสเซอร์ MIPS
56. เกตพื้นฐาน
57. พื้นฐานการทำงานของ Multiplexer
58. Datapath ของโปรเซสเซอร์แบบ Single Cycle ที่มีรายละเอียดเพิ่มขึ้นในส่วนของ Multiplexer และ ส่วนสายสัญญาณควบคุม
59. D Latch และ D Flip Flop และการทำงานของ Flip Flop
60. วงจรลอจิกแบบ Combinational, State Element และ การเปลี่ยนแปลงของสัญญาณนาฬิกา
61. วิธีการกระตุ้นด้วยสัญญาณนาฬิกาโดยใช้ขอบสัญญาณนาฬิกา ที่การอ่านและเขียนสามารถทำได้ในวงรอบสัญญาณนาฬิการเดียวกัน
62. ส่วนประกอบของเส้นทางข้อมูลที่ประกอบด้วย Memory, Program Counter, และ ALU
63. ส่วนของเส้นทางข้อมูลสำหรับการเรียกคำสั่งและเพิ่มค่าคำสั่งสำหรับวงรอบต่อไป
64. Register File และ ALU ขนาด 32 บิต
65. หน่วยความจำข้อมูล (Data Memory) และ Sign Extend
66. ส่วนของเส้นทางสำหรับการประมวลคำสั่ง Branch
67. เส้นทางข้อมูลสำหรับคำสั่งแบบ R-Type
68. เส้นทางข้อมูลสำหรับคำสั่ง Branch
69. การตั้งค่า ALUOp สำหรับคำสั่งแบบ R-Type
70. Truth Table สำหรับการออกแบบวงจรควบคุม ALU
71. รูปแบบของคำสั่ง R-Type, load-store, และ Branch
72. เส้นทางข้อมูลสำหรับโปรเซสเซอร์ MIPS โดยมี Multiplexer และ สัญญาณควบคุมที่จำเป็น
73. เส้นทางข้อมูลสำหรับโปรเซสเซอร์ MIPS ที่ประกอบกับชุดควบคุม
74. Truth Table สำหรับชุดควบคุมโปรเซสเซอร์ MIPS
75. การทำงานของเส้นทางข้อมูลสำหรับคำสั่ง add $t1, $t2, $t3
76. การทำงานของเส้นทางข้อมูลสำหรับคำสั่ง lw $t1, offset($t2)
77. Truth Table สำหรับสร้างวงจรลอจิกของชุดควบคุม ทำการเทียบฟิลด์ของ Opcode ในคำสั่งกับสัญญาณควบคุมต่างๆ
78. การทำงานของเส้นทางข้อมูลสำหรับคำสั่ง beq $t1, $t2, offset
79. รูปแบบของคำสั่งสำหรับคำสั่ง jump
80. เส้นทางเดินของข้อมูลของคำสั่ง jump ที่เพิ่มสายสัญญาณควบคุมเพิ่มเติมสำหรับคำสั่ง jump
81. เส้นทางข้อมูลในภาพรวมของการออกแบบสร้างโปรเซสเซอร์แบบหลายวงรอบสัญญาณนาฬิกา
82. รายละเอียดเส้นทางข้อมูลของโปรเซสเซอร์แบบหลายวงรอบสัญญาณนาฬิกา
83. สัญญาณควบคุมสำหรับประกอบการทำงานของเส้นทางข้อมูลของโปรเซสเซอร์แบบหลายวงรอบสัญญาณนาฬิกา
84. โปรเซสเซอร์แบบหลายวงรอบสัญญาณนาฬิกา ที่รวมการทำงานของสัญญาณควบคุม ชุดควบคุม ในการเขียนค่า PC ใหม่
85. การทำงานระดับสูงของการควบคุม Finite State Machine
86. Finite State Machine ที่นำมาใช้งานในชุดควบคุม ที่เป็น Moore Machine
87. แผนภูมิ State Diagram สำหรับชุดควบคุม
88. การปรับปรุงเส้นทางข้อมูลสำหรับรองรับ Exception ในโปรเซสเซอร์
89. แผนภูมิการกำหนดการทำงานของสถานะในการควบคุมคอมพิวเตอร์ของโปรเซสเซอร์ที่ทำงานหลายวงรอบสัญญาณนาฬิกา
90. การเปรียบเทียบเชิงอุปมาในการทำไพพ์ลายน์ของการซักผ้า
91. เวลาที่ใช้ในการทำงานของแต่ละคำสั่ง
92. เปรียบเทียบการทำงานแบบวงรอบเดียวกับแบบไพพ์ลายน์ ในการประมวลผลสามคำสั่ง
93. การทำงานของโปรเซสเซอร์ไพพ์ลายน์ของคำสั่ง add $s0, $t0, $t1
94. การ forward ค่าที่คำนวณได้จากเอาท์พุทของ ALU ของคำสั่ง add ไปยังคำสั่ง sub
95. การ load และ มี Data Dependency ต้องทำการหยุดไพพ์ลายน์
96. การ Stall จาก Branch ที่ต้องรอ 200 ps ก่อนการทำงานต่อเนื่องกันไป ที่เกิดจาก Control Hazard
97. การทำ Branch Prediction แบบ Not Taken
98. เส้นทางข้อมูลของโปรเซสเซอร์ที่ทำงานในวงรอบเดียว ที่มีการแบ่งการทำงานออกเป็นสเตท 5 สเตท
99. การทำงานของไพพ์ลายน์ ประหนึ่งว่าแต่ละคำสั่งมีเส้นทางข้อมูลของตนเอง
100. โปรเซสเซอร์ที่ประกอบกับไพพ์ลายน์รีจีสเตอร์
101. IF และ ID, สองสเตทแรกในการทำงาน ของคำสั่ง lw
102. สเตทที่สาม ทำการประมวลผล EX ของคำสั่ง lw
103. MEM และ WB, สเตทที่สี่และห้าในการทำงาน ของคำสั่ง lw
104. สเตทที่สาม ทำการประมวลผล EX ของคำสั่ง sw
105. MEM และ WB, สเตทที่สี่และห้าในการทำงาน ของคำสั่ง sw
106. เส้นทางข้อมูลแบบไพพ์ลายน์ที่ถูกต้อง ที่มีการผ่านชื่อรีจีวเตอร์ ที่จะทำการเขียนตลอดไปยังสเตท WB
107. การแลเงาส่วนประกอบฮาร์ดแวร์ที่ใช้ในคำสั่ง load ของโปรเซสเซอร์ไพพ์ลายน์
108. แผนภาพไพพ์ลายน์แบบ Multiple-clock-cycle ในการประมวลผลคำสั่ง lw, sub, add, lw, และ add
109. แผนภาพไพพ์ลายน์แบบ Multiple-clock-cycle ที่แสดงชื่อของแต่ละสเตทในการทำงาน
110. แผนภาพไพพ์ลายน์แบบ Single-clock-cycle ในการประมวลผลคำสั่ง lw, sub, add, lw, และ add ตามลำดับ
111. สายสัญญาณควบคุมตามจุดต่างๆ ของเส้นทางข้อมูลแบบไพพ์ลายน์
112. การตั้งค่า ALUOp สำหรับคำสั่งแบบ R-Type
113. Truth Table สำหรับชุดควบคุมโปรเซสเซอร์ MIPS
114. สายสัญญาณควบคุมสำหรับสามสเตทหลัง
115. เส้นทางข้อมูลที่มีความสมบูรณ์ทั้งรีจีสเตอร์ไพพ์ลายน์ และ สายสัญญาณควบคุม
116. การประมวลผลชุดคำสั่งที่เกิด Hazard ที่ $2
117. Dependency ระหว่างรีจีสเตอร์ไพพ์ลายน์และอินพุทของ ALU
118. เส้นทางข้อมูลที่ไม่มีการ Forward และ มีการ Forward (ส่วนล่าง)
119. ฮาร์ดแวร์ที่รองรับการ Forwarding สำหรับเส้นทางข้อมูลแบบไพพ์ลายน์
120. ฮาร์ดแวร์ที่เพิ่มเติมสำหรับการตัดสินใจเลือก รีจีสเตอร์และค่า Immediate เพื่อจะเลือกระหว่างค่า Immediate และ ForwardB
121. ลักษณะการเกิดปัญหาที่การ Forward ไม่สามารถที่จะแก้ไขปัญหา Hazard ได้
122. การ Stall ไพพ์ลายน์
123. ชุดควบคุมโปรเซสเซอร์แบบไพพ์ลายน์ที่มีส่วน Forward และ Hazard Detection
124. ผลของการเกิด Control Hazard จากคำสั่ง Branch
125. การทำงานของชุดคำสั่งขณะที่ Branch Taken
126. การคาดเดา Branch แบบสองบิต
127. วิธีการเติมคำสั่งใน Branch Delay Slot
128. เส้นทางข้อมูลของโปรเซสเซอร์แบบไพพ์ลายน์ที่สมบูรณ์
129. เส้นทางข้อมูลของโปรเซสเซอร์แบบไพพ์ลายน์รองรับการเกิด Exception
130. เหตุการณ์หลังจากการเกิด Exception ที่คำสั่ง add
131. โปรเซสเซอร์แบบไพพลายน์ที่ทำประมวลผลสองคำสั่งพร้อมกัน
132. โปรเซสเซอร์ที่สามารถสลับคำสั่งในการประมวลผล แบบพลวัตร เพื่อเพิ่มประสิทธิภาพในการทำงาน
133. Microarchitecture ของโปรเซสเซอร์ Pentium 4
134. ไพพ์ลายน์ของโปรเซสเซอร์ Pentium 4
135. โครงสร้างของหน่วยความจำแบบลำดับชั้น
136. ชุดของหน่วยความจำขนาดเล็กที่สุด ที่สามารถแสดง/หรือไม่ได้แสดงในระดับของหน่วยความจำสองลำดับชั้นใดๆ
137. โครงสร้างของลำดับชั้นของหน่วยความจำ เมื่อระยะห่างระหว่างหน่วยความจำและโปรเซสเซอร์เพิ่มขึ้น ขนาดของหน่วยความจำจะเพิ่มขึ้น และ ความเร็วจะลดลง (ใช้เวลาเพิ่มขึ้น)
138. การเรียกข้อมูลในหน่วยความจำแคชก่อน และหลังจากการเรียกค่า $X_n$ ที่เมื่อเริ่มแรกไม่อยู่ในแคช
139. การทำ Direct Map บนแคชที่มี 8 ช่องและแสดงแอดเดรสของหน่วยความจำระหว่าง 0 ถึง 31 ที่มีการกำหนดให้ลงช่องเดียวกัน
140. ในระบบแคชที่แสดงในรูป ส่วนล่างของแอดเดรสใช้เลือกตำแหน่งในแคช และเปรียบเทียบ tag ในการพิสูจน์
141. กราฟแสดง Miss Rate เทียบกับขนาดของ Block
142. Data Cache ของโปรเซสเซอร์ Intrinsity FastMATH
143. แนวทางพื้นฐานในการการออกแบบหนวยความจำรองรับการทำงานแคช
144. เปรียบเทียบตำแหน่งลงระหว่าง Direct Mapping, Set Associative Mapping, และ Fully Associative Mapping: Block 12 สามารถมีช่องลงได้ สองช่องใน 2-way Set Associative Cache
145. แคชขนาด 8 Block ที่ทำการใช้งานเป็นแบบ Direct Mapping, 2-way Set Associative Mapping, 4-way Set Associative Mapping, และ Fully Associative Mapping
146. ฮาร์ดแวร์ของแคชแบบ 4-way Set Associative
147. หน่วยความจำของตำแหน่งอ้างอิงเสมือน ที่ถูกแปลงไปยังหน่วยความจำหลัก
148. การ Mapping ระหว่างแอดเดรส Virtual และ Physical
149. ตารางเพจที่ถูกบ่งชี้ด้วยหมายเลขเพจเสมือนเพื่อให้ได้มาซึ่งส่วนของตำแหน่งอ้างอิงที่สอดคล้องกัน
150. ตารางเพจแปลงแต่ละเพจในหน่วยความจำเสมือนไปเป็นเพจในหน่วยความจำหลักและเพจที่เก็บไว้ในแผ่นจานบันทึก
151. TLB ทำหน้าที่เป็นแคชบนตารางเพจสำหรับแต่ละช่องข้อมูลซึ่งแปลงไปเป็นเพจแท้จริง
152. TLB และแคช ซึ่งมีโปรเซสของการทำงานใน Intrinsity FastMATH ตั้งแต่การแปลงตำแหน่งอ้างอิงเสมือนไปจนถึงข้อมูล
153. โครงสร้างพื้นฐานของระบบ I/O
154. แสดงการกระจายข้อมูลสำหรับ RAID 4 เปรียบเทียบกับ RAID 5
155. แสดงการกระจายข้อมูลสำหรับ RAID 4 เปรียบเทียบกับ RAID 5